Postuler maintenant!

STAGE : Conception logique IP pour ASIC(H/F) à Paris

Paris | Arrondissement de Paris

Description du poste

Atos est un leader international de la transformation digitale avec environ 100 000 collaborateurs dans 72 pays et un chiffre daffaires annuel de lordre 12 milliards deuros. Numéro un européen du Big Data, de la Cybersécurité, des supercalculateurs et de lenvironnement de travail connecté, le Groupe fournit des services Cloud, solutions dinfrastructure et gestion de données, applications et plateformes métiers, ainsi que des services transactionnels par lintermédiaire de Worldline, le leader européen des services de paiement. Grâce à ses technologies de pointe et son expertise digitale & sectorielle, Atos accompagne la transformation digitale de ses clients dans les secteurs Défense, Finance, Santé, Industrie, Médias, Énergie & Utilities, Secteur Public, Distribution, Télécoms, et Transports. Partenaire informatique mondial des Jeux Olympiques et Paralympiques, le Groupe exerce ses activités sous les marques Atos, Atos Consulting, Atos Worldgrid, Bull, Canopy, Unify et Worldline. Atos SE (Societas Europea) est une entreprise cotée sur Euronext Paris et fait partie de lindice CAC 40. Pour plus dinformation : fr.atos.net

 

 

La complexité toujours plus grande des circuits intégrés rallonge de façon considérable le temps de développement (conception, verification...). L'utilisation généralisée d'IPs (modules génériques) dans les différentes parties du design est une des approches permettant de réduire ce temps de développement. ATOS dispose actuellement de plusieurs IPs : fifos, arbitres, DMA... Dans un processus d'amélioration continue, ATOS souhaite continuer à enricher sa bibliothèque d'IPs.
Lors de votre stage, vos principales missions seront donc les suivantes :
   - Prise de connaissance des règles de design d'IPs (conventions de nommage, design générique, utilisation de paramètres...)
   - Définition et écriture de la specification
   - Codage en SystemVerilog
   - Ecriture de testbenchs basiques pour la validation
   - Présentation et formation à l'utilisation de l'IP développée aux equipes design et vérification
Vos talents de communication seront mis à l'épreuve car vous devrez interagir avec les équipes de conception d'ASIC (design logique, verification), et vous utiliserez les outils les plus avancés du marché.
Début du stage : Février 2018
Durée du stage : 6 mois

Compétences Exigées:

  • Connaissance dun langage de description RTL (Verilog, SystemVerilog, VHDL)

  • Compréhension du flot de conception ASIC.

  • Anglais courant (écrit et oral)

  • Autonomie, rigueur, dynamisme et esprit déquipe.

Profil :
Formation / Ecole : Bac + 5. Ecole dIngénieur ou 3ème cycle universitaire avec spécialisation en micro-électronique ou en conception de circuits intégrés.

 

Chez Atos la diversité est au cœur de notre politique RH. C'est pourquoi Atos a mis en place un accord relatif à l’égalité professionnelle entre les hommes et les femmes. Par ailleurs, nos métiers sont tous accessibles aux personnes en situation de handicap, et ce quelle que soit la nature de leur handicap.

 

Date de publication

31-10-2017

Plus d'Informations

Lieu
Paris
Permis de conduire FR/EU exigé
Non
Voiture exigée
Non
Lettre de motivation exigée
Non