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STAGE : Générateur de RTL top level pour un ASIC (H/F) à Paris

Description du poste

Atos is a global leader in digital transformation with approximately 100,000 employees in 72 countries and annual revenue of around € 12 billion. The European number one in Big Data, Cybersecurity, High Performance Computing and Digital Workplace, the Group provides Cloud services, Infrastructure & Data Management, Business & Platform solutions, as well as transactional services through Worldline, the European leader in the payment industry. With its cutting-edge technologies, digital expertise and industry knowledge, Atos supports the digital transformation of its clients across various business sectors: Defense, Financial Services, Health, Manufacturing, Media, Energy & Utilities, Public sector, Retail, Telecommunications and Transportation. The Group is the Worldwide Information Technology Partner for the Olympic & Paralympic Games and operates under the brands Atos, Atos Consulting, Atos Worldgrid, Bull, Canopy, Unify and Worldline. Atos SE (Societas Europaea) is listed on the CAC40 Paris stock index.

For more information, visit: atos.net

La complexité toujours plus grande des circuits intégrés augmente de façon considérable le temps de développement des ASICs. L'utilisation de générateur automatique de code RTL (vhdl, Verilog, SystemVerilog) est une des approches permettant de gagner en flexibilité et en temps de design et verification. ATOS dispose déjà d'un outil de génération de registres (configuration and status register) et dans le cadre du stage, l'équipe design souhaiterait développer un nouvel outil de génération du top level d'un ASIC. 
Lors de votre stage, vos principales missions seront donc les suivantes :
   - Extraction des entités des blocs CORE
   - Rassemblement des signaux par famille
   - Connection des familles entre elles
   - Génération du top RTL  
   - Optionnel : Inclure le générateur CSR pour avoir une vue Core des CSRs
Vos talents de communication seront mis à l'épreuve car vous devrez interagir avec les équipes de conception d'ASIC (design logique, verification), et vous utiliserez les outils les plus avancés du marché.
Début du stage : Février 2018
Durée du stage : 6 mois

Compétences Exigées:

  • Connaissance dun langage de description RTL (Verilog, SystemVerilog, VHDL)
  • Maitrise d'un langage de script type Python, Perl...
  • Anglais courant (écrit et oral)
  • Autonomie, rigueur, dynamisme et esprit déquipe.

Profil :
Formation / Ecole : Bac + 5. Ecole dIngénieur ou 3ème cycle universitaire avec spécialisation en micro-électronique ou en conception de circuits intégrés.

At Atos, diversity is at the heart of our HR policy. This is why Atos has put in place an agreement on gender equality. In addition, our businesses are all accessible to people with disabilities, regardless of the nature of their disability.

Date de publication

29-02-2024

Informations supplémentaires

Statut
Inactif
Lieu
Paris
Permis de conduire FR/EU exigé
Non
Voiture exigée
Non
Lettre de motivation exigée
Non
Langues
Français