Atos est un leader international de la transformation digitale avec environ 100 000 collaborateurs dans 72 pays et un chiffre daffaires annuel de lordre 12 milliards deuros. Numéro un européen du Big Data, de la Cybersécurité, des supercalculateurs et de lenvironnement de travail connecté, le Groupe fournit des services Cloud, solutions dinfrastructure et gestion de données, applications et plateformes métiers, ainsi que des services transactionnels par lintermédiaire de Worldline, le leader européen des services de paiement. Grâce à ses technologies de pointe et son expertise digitale & sectorielle, Atos accompagne la transformation digitale de ses clients dans les secteurs Défense, Finance, Santé, Industrie, Médias, Énergie & Utilities, Secteur Public, Distribution, Télécoms, et Transports. Partenaire informatique mondial des Jeux Olympiques et Paralympiques, le Groupe exerce ses activités sous les marques Atos, Atos Consulting, Atos Worldgrid, Bull, Canopy, Unify et Worldline. Atos SE (Societas Europea) est une entreprise cotée sur Euronext Paris et fait partie de lindice CAC 40. Pour plus dinformation : fr.atos.net
Intégrer une équipe de vérification fonctionnelle dans le cadre du développement dASICs de types contrôleur réseau, routeur et contrôleur de cohérence de cache à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »). Utiliser les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au « framework » de vérification UVM pour assurer une vérification complète et efficace dASIC complexes.
Acquérir la connaissance de l'architecture et la microarchitecture de lASIC en étudiant les spécifications et en interagissant avec les équipes architecture et design logique.
Participer à la définition des stratégies et méthodologies globales de vérification, et les environnements de simulation requis. Développer, maintenir et publier les spécifications de vérification.
Rédiger et exécuter les plans de test en étroite collaboration avec léquipe design logique.
Développer les modèles de couverture et les environnements de vérification UVM-SystemVerilog/C++
Suivre, analyser et debugger les erreurs de simulation.
Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.
Emettre des recommandations sur la mise en place doutils et méthodologies permettant daméliorer la productivité. Emettre des recommandations à destination des ingénieurs junior sur la façon de produire un code maintenable et réutilisable sur plusieurs projets.
A participé à la vérification réussie de SoC ou ASIC complexes.
Maîtrise la méthodologie de vérification UVM ou équivalent.
Est un développeur chevronné denvironnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA )
A une connaissance solide des outils de simulation et de suivi de couverture
A élaboré des plans de test qui ont permis didentifier des défauts fonctionnels pointus.
Est efficace dans la résolution de problèmes par lidentification rapide de leur cause fondamentale et par lélaboration de correctifs ou contournements sous des contraintes de calendrier serré
A de lexpérience dans l'amélioration de processus et méthodologies
· 7ans
· Master/Diplôme dingénieur (bac +5)
20-03-2024
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